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            Western Digital 計劃性開放全新 RISC-V SweRV Core 原始碼,藉以為內部架構開發與支持 RISC-V 架構生態系統

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            在沉寂一段時間,在邁入物聯網要更蓬勃發展的近日,或許受到不希望架構核心受制於人,也或是想減少架構授權的支出,主打開源的RISC-V在業界醞釀出一股新趨勢,而西部數據也在RISC-V峰會宣佈三項開源技術,其中也包括將WD規劃的RISC-V SweRV核心原始碼進行,一方面作為西數內部架構開發,同時也是為支持日益蓬勃發展的RISC-V架構生態做出貢獻。

            RISC-V SweRV核心是由WD所規劃的32位元RISC-V架構,采用雙向超純量/超標量設計,具備9階管線,可同時載入並執行多個指令以縮短程式執行時間,並為精簡,循序執行的核心設計,可在28nm工藝下達到1.8GHz的的時脈,並具備4.9 CoreMarks / MHz的性能,西部數據計畫將這項架構作為固態硬碟與快閃記憶體控制器之用,並希望藉由開源提供給物聯網應用開發導入。

            同時西數也宣佈名為OmniXtend技術進行開源,這是一項利用網路結構實現快取連貫性儲存的技術,藉由記憶體導向的系統架構,可貫串多個處理器,機器學習處理器,圖形處理器,FPGA等進行資料的存取與分享,並以支援未來運算,儲存,記憶體與I / O元件連接的進階構造做為目標

            最後是針對RISC-V的開發提供開源的SweRV指令集模擬器,這套模擬器可提供多種情境測試RISC-V執行的穩定性,例如中斷和匯流排錯誤,這套模擬器也是西部數據用以執行超過100億個指令來嚴格模擬與驗證SweRV核心的平臺,希望藉由將此開源助RISC-V開發者能夠驗證與測試其核心設計。